[P&AM Lab] VHDL FIFO буфер, 1-е декабря

[Grigoriy A. Sitkarev]

Приветствую всех!

Есть предложение в субботу собраться ещё пораньше на час, прямо в 13.00, 
и разойтись уже ближе к 18.00.

Хочется взяться за задачу поинтереснее и посложнее, чем VGA 
синхронизация, написать и отладить FIFO буфер. Мы бы могли ещё 
посмотреть, что есть в vim для удобства разработки на VHDL. Я кое-что 
приделал в свой .vimrc и бюрократии стало значительно меньше.

Нужно сделать акценты на поведение самой схемы с привязкой к тактам 
сигнала синхронизации. Мы бы обсудили методологию описания на VHDL 
синтезируемых RTL-описаний с помощью двух процессов: комбинаторного и 
регистрового. Мне кажется, что на FIFO как раз очень хорошо это можно 
осуществить.

Есть возражения?

--
Г.А.